반도체 특허 도면
반도체 도면은 단면에서 살고 죽습니다 — 그리고 단면은 해칭에서 살고 죽습니다. 모든 재료에 고유 패턴을, 모든 층에 부호를, 그리고 공정 도면은 구조 도면과 일치해야 합니다.
- 재료별 구별 해칭
- 적층 단면
- 공정 흐름 도면
- 구조–공정 부호 동기화
30초 요약
- 구조 청구 → 모든 재료에 다른 해칭 패턴을 쓰는 적층 단면 — 인접 층이 패턴을 공유해선 절대 안 됩니다(단면 해칭은 37 CFR 1.84(h)(3)이 규율).
- 공정 청구 → 순서도, 이상적으로는 구조 도면의 층 부호를 재사용하는 단계별 단면과 짝지어.
- 층 두께는 가독성을 위해 과장해도 됩니다 — 도면 간단 설명에 "축척 아님"을 명시하세요 — 그리고 PatentFig AI에서 세트를 생성·번호 부여·검사한 뒤 출원하세요.
반도체 도면 예시
각 예시는 가상의 발명입니다. 열면 프롬프트가 생성기에 미리 채워집니다.
어떤 도면이 어떤 청구항을 받치나
반도체 청구는 구조, 공정, 패키지로 갈립니다 — 각각에 정석 도면이 있습니다.
구조 청구 → 적층 단면
소자 스택을 수직으로 자른 것: 기판, 웰, 게이트 스택, 스페이서, 콘택트, 배선 — 모든 재료에 고유 해칭 패턴, 모든 층에 번호.
공정 청구 → 순서도
증착, 패터닝, 식각, 주입, 어닐링을 청구항을 비추는 번호 단계로 — 제조 방법 청구의 중심 도면입니다.
공정 청구 → 단계 단면
주요 단계마다의 스택을 보여 주는 FIG. 2A–2E 시리즈, 같은 층 부호를 재사용해 순서도·단계·최종 구조가 모두 일치하게.
패키지 청구 → 패키지 단면
다이, 솔더 범프, 인터포저, 기판, 몰드 컴파운드, 볼을 단면으로 — 이종 재료가 도처에서 만나므로 다시 한번 구별 해칭이 핵심입니다.
회로 수준 청구 → 회로도와 블록도
청구가 회로에 닿으면 번호 매긴 부품의 표준 회로 기호 — 물리적 스택과는 다른 도면 유형입니다.
의견제출통지를 부르는 반도체 작도 실수
스택과 공정 도면 특유의 실패 패턴들.
동일 해칭의 인접 층
산화막과 질화막을 같은 방식으로 해칭하면 경계가 사라지고 공개도 함께 사라집니다. 모든 재료에 눈에 띄게 구별되는 패턴을 배정하고 모든 도면에서 일정하게 유지하세요.
면책 문구 없는 층 축척 왜곡
2 nm 게이트 산화막을 보이는 두께로 그리는 건 괜찮습니다 — 다만 도면 간단 설명에 축척이 아니라고 적으세요. 안 그러면 실시가능성 질문을 부릅니다.
라벨 없는 기판
기판도 여느 요소처럼 청구된 요소입니다. 부호 없이 두면 첫 번째 한정에서부터 청구항-도면 매핑이 끊어집니다.
부호가 갈라진 공정·구조 도면
FIG. 1의 층 104가 단계 뷰에서 명시된 관례 없이 204가 되면 심사관은 다른 두 층으로 읽습니다. 하나의 계열을 유지하거나, 도면별 관례를 문서화하세요.
레이아웃 도구·서비스 vs PatentFig AI
GDS 내보내기는 정밀하지만 특허 도면이 아니고, 서비스는 해칭을 알지만 시트당 과금합니다.
PatentFig AI가 더 맞는 경우
- 세트에 재료별로 규율 있게 구별되는 해칭의 단면이 여럿 필요할 때
- 공정 순서도와 단계 단면이 하나의 부호 계열을 공유해야 할 때
- 입력이 적층 설명, 레이아웃 조각, 주석 단 스케치일 때
- 패밀리가 USPTO, EPO, CNIPA, JPO, KIPO에 걸쳐 출원될 때
다른 접근이 더 맞는 경우
- 특허 선화가 아니라 치수가 정확한 GDS 기반 아트워크가 필요할 때
- 소송급 클레임 차트 도면 세트에 전문가 인증이 필요할 때
- 도면이 회로도뿐일 때 — 전용 회로도 흐름이 더 빠를 수 있습니다
산업 가이드